VIVADO_HLS 4

XilinxのUG871, Vivado Design Suite Tutorial  - High-Level Synthesis を読んでいる。
全体的な傾向としては判りやすく書かれているのだが、文中の図番号がズレていたり、Vivado-HLSのレポートに対する説明がどう見ても間違っていたりする箇所があって、読んでいてそういう箇所に出会うたびにちょっと混乱してしまう。。。

例えば、40ページ。

Figure 2-27 Shows: とあるが、Figure 2-2７はfor loopのloop unrolling設定の図なので、これは 明らかに間違い。正しくはFigure 2-26 Shows:でなければいけない。（こんな感じで参照している図番号が微妙にズレている箇所が他にもある。）　また、Figure 2-26の内容に対する説明文も間違っている。 １番目の項目で The reads on the ports x and y. とあるが、図を見れば判るとおり port y はwrite だ。　また、２番目の項目で There are two multipliers being used in this design. とあるが、このデザインで使われている（instanceしている）乗算器は１つだ。

この乗算器は32bitの乗算器だが、FPGAのDSP48は18bitの乗算器なのでこれを4つ使って32bit乗算器を実現している。なので、仮にtwo multipliersがDSP48の18bit乗算器を指していたとしても記述は間違っている。


このUGは20１6年6月8日に更新されたものだが…
はは〜ん、さては、担当者がちゃんと仕事してねぇな？  -_-);; ・・・てことは無いか。
それとも、私の理解が間違ってるのか？