DDR2 SDRAM CONTROLLERのDEBUG 2

だぁー、わかんね。

cifはcameraのdataを貯めて32bit x 16burstでDRAMに書き込むのだが、何故か先頭の2 wordが上手くかけていない。dataが化けているというよりは書き込む番地がズレているように見える。ということはcifではなくてDRAMCの方がバグっている可能性も考えられるのだが？？？
おかしいなぁー、simulationでは異常は見られないんだが。 simulationではOKで実機でNGということはtiming的な問題なのかな？ 非同期FIFOの部分に何かあるのかな?
しかし、timing異常にしては規則的過ぎる気もするのだが？？
あぁ～、ひるましむんやさ。
あと一息なんだけどな。

因みに、DEBUG環境は←のような感じだ。
青と橙の線の先にあるのがcamera基板。
右側のFPGAの上に這っているのがDVI用ケーブルだ。入手性の都合でHDMI用の面実装部品を使っている。こんないい加減な配線でも絵が綺麗なのはdigital i/fのお陰だろう。FPGAが正常動作するようになったらちゃんとした変換基板をP板COMあたりで作ろうかと考えているその時はHDMIコネクタではなくDVI用のコネクタにするつもりだ。