ようやく、ちゃんとした画が映るようになった。
ちゃんとした画がでるようにはなったのだが、Timing解析の結果ではクロック載せ替えの部分でSetup ErrorとHold Errorが若干ある。 これらはfalse pathやmulticycle path指定すればいいとは思うのだが、Diamondでの制約の付け方が資料を見たりもしているのだが、何かよく判らない。 また、RTLを編集してClock位相関係を変えて合成するとTiming Errorはまったく出なくなるのだが、実際の動作は画がでなかったり不安定になったりする。 Timing Error有りだと安定動作、Timing Error無しだと不安定という、よく判らない状態だ。
何んかもやもやした気分だが、SDRAMCの作成はこれで終了としようと思う。
ここまでのRTL一式はいつも通り、
http://www.hi-ho.ne.jp/bravo-fpga/
に置いた。
ERROR: Failed to spawn fakeroot worker to run ...
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はじめまして、今FPGAでDRAMの制御を試行していて、興味深く読んでいます。RTL実装を参考にしたかったのですが、公開されているURLが無効になってしまっていて見れませんでした。どこか別の所に引っ越ししていますか？
返信削除はじめまして。
削除すみません、現在 IPの無制限な公開は停止しています。以前と比べて最近は世の中が物騒になってきました。実際に何かが起きた訳ではありませんが、公開したIPを悪事に利用される懸念もあるため予防的措置として停止することにしました。ただし、メールなどで個別に送付することは可能です。データサイズは３５０KB程度です。ご希望でしたら送付先をお伝えください。
ありがとうございます。メールアドレスはどのように伝えれば良いでしょうか？
削除このコメント欄は私が承認しないと公開されないので、コメントで入れてください。内容を確認後承認せずに削除させて頂きます。お手数をおかけしますがよろしくお願いします。
削除ご連絡有難うございます。指定先に送付しました。
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